&在VHDL语言中是什么意思，具体怎么用呢？谢谢
楼主，您好！我刚刚查了下VHDL的资料。&是算术运算符中：并置运算符。主要用于将操作数或者是数组连接起来构成新的数组。应用举例：'a' & 'b' & 'c'的结果是"abcd"他们的连接对象长度要一致！ 解释下：重点 if clk1'event and clk1 = '1' then datacom <=fskcodein & datacom(1);不知道你的具体定义，大概描述下，假如clk1'event and clk1 得出的结果是真，那么把fskcodein和datacom(1)连接起来形成一个新的数据赋值给datacom.连接规则看上面！谢谢！楼主！
标签：VHDL,中是,谢谢
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